半导体进入2纳米时代

时间：2020-04-29作者：仪准科技（北京）有限公司浏览：121

半导体进入2纳米时代
 
推动半导体业进步有两个轮子，一个是尺寸缩小，另一个是硅片直径增大，显然尺寸缩小是主力，因为硅片直径增大涉及整条生产线设备的更换。
 
现阶段除了尺寸继续缩小之外，利用成熟制程的特色工艺及*三代半导体等正风生水起，将开辟定律的另一片新的天地。
 
台积电正讨论在美国开建2纳米工厂事项，目前的态势分析这个决定不好下，因为市场与投资（可能约500亿美元）两个都是关键因素。
 
据闽台地区《经济日报》报道，台积电 3 纳米工厂已经通过环境评测，依据原定时程，****座 3 纳米工厂，可望在 2020 年动工，较快 2022 年底量产。
 
2018年 8 月，中国闽台“环保署”专案小组首度审查此案，创下重大开发案初审一次就过关的纪录， 11月进入环评大会时，它的3纳米工厂每日用水大幅增加到7.5 万吨和用电88 万度，然而环评案顺利过关，表示台积电 3 纳米工厂可顺利推进。
 
总裁魏哲家宣布，台积电原定于今年4月29日在北美技术论坛上将公布3纳米制程的细节。由于三星已抢先公布它的3纳米将采用环栅finFET的纳米片结构，两家3纳米制程战争一触即发。已有消息报道，台积电仍沿用升级版的finFET架构，而可能采用迁移率更高的材料，而非环栅纳米片结构。
 
为什么两家在不同的工艺与架构问题方面各自大作文章，一切的关键是找出性能瓶颈所在，然后以较具成本效益的方式使用可用的较佳工具分别解决这些瓶颈。无论是I/O、内存接口还是过热的逻辑块，系统的运行速度都只能与该系统中较慢的组件一样快，而这些逻辑块需要在热失控之前关闭。在某些情况下，它可能需要一个完全不同的体系结构，处理要么在内存中完成，要么在内存附近完成。在其他情况下，它可能是更多的软硬件协同设计，与整个设计优化为一个系统。如果有一种一致的方法来描述这些设备并将它们连接在一起，那么釆用chiplet等方法可以更节省时间。
 
在之前的几个工艺节点中，有很多改进功耗和性能的选择，而不仅仅是扩展，现在这些选择中的许多都是经过实践验证的。目前至少有六种主流的芯片/小芯片组合方式，还有更多的正在进行中，我们不难想象每个芯片供应商会根据价格、功耗、性能甚至地区标准快速地提供定制解决方案。因此，虽然应用于高性能计算(HPC)及5G开发的芯片可能需要较新的2nm制程，但是与它配套的可能是16nm的 SerDes、28nm电源模块和40nm安全芯片等，然而它们将集成在一体。
 
真正的问题是成本，以及市场有多少数量的需求，在半导体业中规模经济是必需的。有数据显示，7nm工艺的研发费用需要至少3亿美元，5nm工艺平均要5.42亿美元，3nm、2nm工艺还没数据，但是起步10亿美元是可能的，至少2nm工艺不会低于这个数。
 
另外从能够设计和制造的芯片角度来看，尽管目前尚不清楚2纳米可能会釆用那种架构与工艺，然而半导体业似乎有可能再往下推进1或者2个节点。但是从商业的角度，目前尚不清楚的是这些芯片将用于什么地方，由谁使用。
 
据较新的消息，台积电原定于2020年 6 月试产的 3nm 工艺芯片，由于疫情可能推迟到 10 月。台积电 3nm工艺的总投资高达 1.5万亿新台币，约合 500 亿美元。目前为了建厂至少已经花费了 200 亿美元。
 
近日台积电正式披露了其较新3nm工艺的细节详情，它的晶体管密度达到了**的2.5亿个/mm²。与它的5纳米相比，功耗下降25-30%及功能提升10-15%。
 
台积电重申，从7纳米到5纳米，再到未来的3纳米，台积电在每一个节点是全节点的提升，不同于竞争对手每一个节点都仅是部分性能的优化，并非全节点的性能提升。因此对于未来3纳米制程方面的竞争，台积电是信心满满。
 
台积电还谈到2纳米工艺技术进展，公司采用finFet*六代技术平台开发3纳米技术时，也已开始进行2纳米制程技术研发，并针对2纳米以下技术进行探索性研究。
 
对于较紫外光(EUV)技术，要减少光刻机的掩膜缺陷及制程堆叠误差，并降低整体成本。台积电表示，今年在 2 纳米及更先进制程上，将着重于改善较紫外光技术的品质与成本。
 
结语 
 
半导体尺寸缩小远非是有EUV光刻机就能解决所有问题的事。严格地说到3纳米时，可能釆用现有的finFET架构也不行，需要从器件的架构，工艺变异，热效应，设备与材料等综合解决。
 
由于HPC及5G等市场需求，半导体业向3纳米过度已成定局，台积电及三星两家已经承诺，至多时间上有可能推迟，而对于2纳米似乎可能性也很大，由于费用太高及技术难点仍有许多，加上必需要有设备及材料业等的支持，所以1纳米能否实现尚无法预言。但是半导体尺寸缩小的终点迟早会来临。


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