如何通过Prodigy I3C协议调试简化DDR5内存设计

时间：2024-10-30

作者：深圳市欧奥电子科技有限公司

随着 DDR5 内存设计变得越来越复杂，在系统级别调试 I3C 协议问题对于确保较佳性能变得至关重要。Prodigy Technovations 为实时 I3C 协议分析和调试提供了强大的解决方案。

为什么选择 Prodigy 进行 I3C 协议调试？

l 完整的I3C协议分析：轻松捕获和分析复杂的I3C事务，确保您在设计过程中保持**地位。

l 无缝系统级调试：在系统级解决协议问题，确保您的 DDR5 内存设计稳健效率更高。

l 优化性能：调试快，设计智能。

我们的工具为您提供优化内存系统所需的见解。

探索我们的解决方案如何帮助您克服 DDR5 内存设计中的 I3C 协议挑战。

DDR5是五代动太随机存取存储器，性能比DDR4更优。它专为下一代CPU和GPU而设计，可满足人工智能应用和大型数据处理应用的需求，可快速访问数据。

DDR5的主要特性之一是电源管理集成电路（PMIC），它规定了DDR5内存模块的电源要求。PMIC生成DDR5内存模块所需的多个输出。PMIC由I3C或I2C总线接口管理，有助于降低功耗。

PMIC使用串行外设检测（SPD）设备进行管理。SPD使用I3C与PMIC通信。SPD使CPU 能够知道存在哪个内存模块以及要访问哪些内存时序。SPD还管理DDR寄存器时钟驱动器（RCD）和温度传感器（TS）。

在计算机系统应用中，用于 DDR5 内存管理的典型 I3C 总线网络如下：

主机控制器使用 I3C总线与串行外设检测（SPD）通信。SPD 向主机控制器提供相关信息，并通过使用I3C 协议与不同 DDR5 DIMM 的 RCS、TS 和 PMIC 通信来管理 DDR5 内存性能。RCS、TS 和 PMIC 是目标（Slave），并响应来自 SPD 的查询，SPD作为控制器或目标运行。

I3C 是由 MIPI 联盟开发的改进的 IC间通信总线，旨在满足下一代应用的需求。I3C 的一般规格是

l 工作频率范围为 100KHz 至 12.5MHz

l 信号幅度 1V 至 3.3V

l 分组协议

l Multidrop 总线网络

l 不同的命令支持不同的 I3C 总线用例

DDR5 中的I3C总线使用以下一些常用命令代码

命令	描述
DEVCTRL	此广播 CCC（设备功能）是一个命令，用于控制或修改 I3C总线上设备的某些操作行为，例如启用或禁用特定功能、设置操作模式或调整设备设置。用于对 I3C总线上连接的所有设备设置某些操作，例如启用或禁用 PEC、奇偶校验功能。
SETHID	此广播 CCC 用于在多主机环境中为I3C总线上的主设备分配或更新主机 ID。
SETAASA	此广播 CCC 允许控制器请求所有具有 I2 C 静态地址的已连接目标使用其 I 2C 静态地址作为其活动地址。用于分配活动地址。
ENEC	此广播 CCC 允许控制器控制何时在 I3C 总线上允许（启用）目标启动的流量（IBI）。用于启用带内中断。
DISEC	此广播 CCC 允许控制器控制何时不允许（禁用）I3C 总线上目标启动的流量（IBI）。用于禁用 I3C 总线上的带内中断（IBI）。
RSTDAA	此广播 CCC 向所有 I3C 设备表明，控制器要求它们删除/重置控制器分配的活动地址。
DEVCAP	此定向CCC 用于查询或设置 I3C 总线上器件的功能，例如其MAX大数据速率、支持的功能和其他操作特性。在SPD 5 Hub 中，用于通知主机，Hub 是否支持基于 Timer 的 Reset
GETSTATUS	此Direct CCC 是针对一个 I3C目标器件的 Get 请求，用于返回其当前状态。用于通知主机 PEC 错误、奇偶校验错误和 Pending 中断信息。

I3C 控制器和目标的测试需求

在为 DDR5 应用设计基于 I3C 的产品时，设计人员需要不同类型的 I3C 测试工具来满足特性和验证需求。例如，开发PMIC的设计人员需要一个I3C控制器，以生成符合 I3C 物理层信号特性和协议格式的 I3C 协议流量。设计人员可能还需要物理层和协议层的误差注入功能，以确保 I3C 器件的稳健性能。开发SPD组件的设计人员还需要控制器和目标。该设备应模拟主机控制器和目标通信，因为SPD是主机控制器和 PMIC、RCD 和TS设备控制器的目标。

在 DDR5 系统的 I3C 总线网络设计中，设计人员需要同时监控不同的 I3C 总线，并了解带有 SPD 和主机控制器的 DDR5 DIMM 不同目标之间的 I3C 通信之间的相互关系。

不同 i3C 组件连接在一起形成整个 I3C 网络的框图视图。这是一个非常有效的解决方案，解决了 i3C 的高速数据速率，以管理性能高计算应用中的电源和 DDR5 模块。

设计和测试工程师面临的典型测试挑战如下

l I3C 测试仪，可以根据 I3C V1.1.1 规范模拟控制器和目标

l 能够以 1V 信号幅度为 10KHz 至 12.5MHz 的整个频率范围生成协议数据包

l 某些传感器可能以 I2C 总线协议工作

l 错误注入功能

l 协议分析能力

l 在 DDR5 系统设计中同时监控所有 I3C 总线网络

通过 PGY-I3C-EX-PD 满足测试需求

为了解决 I3C 技术测试问题，Prodigy Technovations（MIPI 联盟的贡献成员）开发了 PGY-I3C-EX-PD I3C 协议训练器和分析仪。我们于 2017 年推出了这款产品，并不断添加许多不同的功能，以满足不断增长的 I3C 设计需求。该产品可以轻松满足以下需求。

l I3C 测试仪，可以根据 I3C V1.1.1 规范模拟控制器和目标

l 能够以 1V 信号幅度为 10Khz 至 12.5MHz 的整个频率范围生成协议数据包

l 某些传感器可能以 I2C 总线协议工作

l 错误注入功能

l 协议分析能力

测试 I3C 总线设备的典型测试设置是

PGY-I3C-EX-PD 的时钟和数据信号使用带有母头引脚的飞线连接到 SPD 或任何其他 I3C 设备。在 PC 中运行的软件使用户能够编写测试脚本、运行测试并对其进行分析。

用户可以编写测试脚本并从驻留在 PC 中的软件运行测试用例。它将实时运行测试用例并提供如下：

软件允许用户编写测试脚本并查看来自被测设备的响应。此外，查看 timing waveform 以调试任何 timing 问题。软件会分析每个 I3C 协议数据包，并显示协议级别是否存在任何错误。

PGY-I3C-EX-PD 能够在不生成任何协议流量的情况下嗅探 I3C 总线。当用户只想监控其中一个 I3C 总线中的 I3C 协议活动时，这将非常有用。

在DDR5系统中测试多个 I3C 总线时面临的挑战

考虑这样一个场景：设计人员有一个控制器连接到多个 DIMM 芯片，每个芯片都配备了 PMIC 和温度传感器，所有芯片都链接到 SPD 集线器。单个测试每个 DIMM 可能非常耗时，因此拥有一个允许同时检查所有 DIMM 的解决方案以简化测试过程并获得数据非常有益。

同时监控所有 I3C 总线数据：PGY-LA Multi I3C 是一款 16 通道逻辑分析仪，每通道具有 1GS/sec 的实时采样率。16 个通道使设计和测试工程师能够同时监控 DDR5 系统中的所有 8 个 I3C 总线。这种同时解码所有 8 个 I3C 总线的特别功能使其成为 I3C 网络非常有效的调试和分析工具。它经过专门设计，可在 DDR5 环境中以全 12.5MHz 的速度监控 1.0V 的低电压。

PGY-LA-Multi I3C 在列表窗口中显示 I3C 协议解码结果以及定时波形，以便于使用分析。Timing view 支持每个 I3C 总线的 I3C 总线图视图。通过将 protocol data 从 listing view 链接到 timing view 可以方便地调试 design issues。

使用基于硬件的 I3C 协议事件捕获特定的I3C协议事件

PGY-LA-Multi I3C 具有协议感知触发功能。用户可以根据 I3C 协议数据包内容设置触发条件。协议感知触发器是 logic analyzer 中的一项功能，允许器件触发特定的协议级事件。这意味着分析器可以设置为在总线上出现特定的协议数据序列（例如特定的命令、地址或数据模式）时开始捕获数据

用户可以选择 I3C 总线段并指出要触发的协议数据包内容。PGY-LA-Multii3C 实时监控事件并开始捕获协议活动。

结论

PGY-I3C-EX-PD 和 PGY-LA-Multi I3C 测试工具为设计工程师测试 I3C 总线提供了完整的测试解决方案。流量生成功能具有强大的脚本功能，可生成不同数据速率和错误的不同协议数据包，使其成为设计 I3C 器件的比较合适产品。在系统级设计中部署 I3C 技术时，PGY-LA-Multi I3C 16 通道逻辑分析仪能够同时解码所有 I3C 总线并将数据关联，从而缩短了上市时间需求。

词条
词条说明
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